Allegro Cadence PCB模擬技術及應用

1模擬流程圖示

模擬流程圖示如下：

具體解釋流程如下：

第一步：準備好模擬檔案

模擬檔案是直接從PCB Editor中儲存得到的”。brd”格式的檔案。

第二步：轉換IBIS庫到dml格式並載入

我們把從廠商或自己定製的IBIS庫檔案，轉換成DML檔案，轉換的過程中要檢查有沒有錯誤，有錯誤要進行糾正。

第三步：給器件載入對應模型

如有自己的模型也可以載入進來。

第四步：定義板子的地線、電源電壓。

找出板子的地線和電源線，電源線要根據實際情況指定相應的電壓。

第五步：調整PCB板層疊結構滿足阻抗要求。

此處注意是設定板子的厚度。

第六步：設定模擬引數。

根據廠商要求和工作經驗，設定模擬約束條件。

第七步：用探針指定模擬訊號線。

用探針指定方式訊號線，一般在後模擬用的比較多。

第八步：生成模擬結果報告、設定報告包括的引數。

在Constraint Manager裡生成模擬結果，並設定相關引數。

第九步：提取電路拓撲結構。

在SigXplore介面中提取拓撲結構，提取出的拓撲可用於約束。

第十步：更改不同的電路條件重複模擬。

在SigXplore中使用有損互連和無損互連進行反覆模擬。

第十一步：模擬結果分析。

分析模擬出來的波形檔案。

第十二步：電氣約束規則的定義。

把模擬好的拓撲匯入Constraint Manager中，從而實現對電路板的約束。

2

IBIS

模型的構成及其應用

2。1

IBIS

是什麼？

IBIS是Input/Output Buffer Information Specification的簡寫，是進行數位電路的傳輸線路分析即訊號完整性分析，描述高速器件輸入輸出特性的行為模型。簡單的說就是『高速PCB板模擬使用的模型』。

IBIS的規格是IBIS開放論壇制定的，但是其只規定了資訊的格式，關於模擬處理和模型的使用方法並沒有特別規定。

2。2

IBIS

模型的構成

IBIS模型裡記錄器件Pin腳的排列資訊和輸入輸出的特性，基本的構成如下：

1。

驅動模型

（

輸出模型

）

Through rate：上升、下降的特性

Pull down I-V curb ：在輸出為邏輯低電平時，半導體的I/V特性曲線

Pull up I-V curb ：在輸出為邏輯高電平時，半導體的I/V特性曲線

I-V curb：［Power clamp］clamp和［GND clamp］clamp二極體特性

C_comp：半導體晶片的電容

等效電路圖

2。 接收器模型（輸入模型）

等效電路圖

I-V curb：［Power clamp］clamp和［GND clamp］clamp二極體特性

C_comp：半導體晶片的電容C_comp

2。3 IBIS模型的建立及最佳化

隨著半導體器件的高速化和高度整合，要求我們從電路設計階段到PCB板設計階段就需要進行傳輸線路的模擬分析，來合理佈局佈線。作為分析中必要的器件模型，IBIS模型和SPICE模型得到了廣泛的利用，但是IBIS模型憑藉其易於獲得，簡易，模擬速度快的優勢，更加適用於PCB高速模擬。

含有高速半導體器件的PCB板設計中，為了減少改版的次數，運用EDA工具進行訊號完整性分析是必不可少的。但是，如果我們獲取的高速器件的IBIS模型有問題，在模擬的時候就會產生錯誤，這樣又需要研究錯誤原因，修改IBIS模型，從而導致模擬時間的增加。另外，使用有問題的IBIS模型即使能順利模擬，但樣機的實際測量值與模擬結果不一致，就無法確認設計是否符合要求，這樣的話，模擬起不到其作用。

所以IBIS模型不僅對PCB板的模擬精度和流程有很大的影響，而且對於客戶控制成本也起一個很重要的作用。Cybernet於2007年10月10日釋出了IBIS 工具——IBISStation設計套件，其中包括IBISIndicator和IBISBuilder 兩個設計工具。可以提供IBIS編輯，檢查，修正，生成等功能。為訊號完整性分析提供了一個很好的輔助設計工具，保證模擬的準確性。

本節討論如何使用IBISStation建立，最佳化IBIS模型。

建立一個標準的

IBIS

模型需要

4

個步驟。具體的內容如下所示。

確定模型的複雜度、確定器件的工作電壓以及環境溫度，獲取器件本身的相關資訊（如封裝形式，封裝引數等）。

2

．透過直接測量或者是模擬的方法得出輸出或者是

I/O

管腳的

I/V

曲線的資料。

3

．將資料寫入

IBIS

模型的列表中。

4

．

IBIS

模型的驗證。資料列表的資訊

一般而言建立者需要以下的資訊：

IBIS Specification

：

IBIS

的說明資訊（如

IBIS

的版本號，建立日期，公司資訊等）

Buffer Schematics

：器件的

Buffer

的型別（如標準的

CMOS

推拉電路、漏極開路等）。

Clamp Diode and Pullup references

：鉗位二極體和上拉參考電平。對於一些器件而言鉗位二極體和上拉參考電平可能是不同的（一般是鉗位二極體連線的電平要比上拉參考電平小一些），尤其是多電源供電的器件。

Packaging Information

：封裝資訊。

IBIS

模型需要的管腳名和訊號名以及管腳名和

Buffer

型別的對應關係列表。

Packaging Electrical

：封裝的電氣資訊。主要包括器件管腳的封裝資訊。如

R_pin

、

L_pin

以及

C_pin

。

Signal Information

：決定某些訊號在建立

IBIS

模型可以忽略。如一些測試盤墊或者一些靜態的控制訊號等可以忽略。

Die Capacitance

：器件的電容。這是由盤墊看進去的電容（

C_comp

引數）。

VinL and VinH Parameters

：一個完整的

IBIS

模型的輸入和

I/O Buffer

的資訊應該包括

VinL

和

VinH

引數。

上述資料可透過器件的Datasheet或者實際測量值得出，提取完上述資料後，

利用IBISBuilder軟體，按照Edit欄目內Step的資訊，一步一步將得到的資訊輸入軟體

如下圖所示：

輸入完成後得到

*。ibs

的模型檔案後使用

IBISIndicator

軟體進行檢查和校正

應用表格的方式列出所有的I/O cell的詳細引數，便於校正，檢視

不同顏色的驚歎號的方式提出Warning，以曲線的方式展現出來，方便使用者對模型的關鍵點進行檢視。

對建立的模型內的

I/O cell

，進行一鍵最佳化。

最佳化後，可設定相應的工作頻率，提前看到建立的IBIS模型在專業模擬軟體的波形。

完成後，儲存成*。ibs檔案，供模擬時使用。

3

約束規則的設定概述

在PCB設計中規則設定是必不可少的，它也可以被稱為DRC檢查規則，用來確定電路板的走線規則是否符合設計要求。在Allegro PCB的電路板設計過程中，設計約束規則主要包括時序規則、走線規則、間距規則、訊號完整性規則等以及物理規則等設定。

首先，需要認識一下，Allegro PCB的約束管理器：

在PCB設計介面中，執行Setup/Constraints/Constraint Manager命令，彈出Allegro Cadence Constraint Manager對話方塊，如下圖。

在約束管理器中，設計者可以對電路板的電氣規則、物理規則、間距規則等設計規則進行設定定義。約束規則可以按板層、網路或者區域進行設定。

約束管理器是Allegro Cadence系統提供的專用規則設定系統，主要有選單欄、工具欄、工作表選擇區、工作狀態報告欄四部分，在工作表中選擇一個物件，然後右擊，在彈出的命令選單中，可以進行任意操作。

工作表選擇區內可以選擇電氣規則、物理規則、間距規則等規則設定。在對應Net資料夾內，可以建立指定網路的物件分組，如：系統、設計、匯流排、差分對、擴充套件網路（XNet）、網路、相對或匹配群組，也可以建立基於相關屬性的電氣規則（ECSet）、物理規則（PCSet）、間距規則（SCSet）等。

約束管理器的約束物件分為引腳對、匯流排和匹配群組，她們相互之間存在優先順序差異，即底層物件會整合頂層物件指定約束，為底層物件指定的約束優先高於上層繼承的約束，物件層次的優先順序為系統、設計、匯流排、差分對、擴充套件網路、相對或匹配群組、引腳對。

一、電氣規則設定

在約束管理器中，選擇Electrical選項卡，其中可以為設計或網路來設定時序規則、訊號完整性規則、佈線的電氣規則（延時、差分對）等，執行Objects/Create/Electrical CSet命令可新建電氣規則。

1、選擇訊號完整性模擬規則Signal Integrity屬性，其中包括電氣屬性、反射屬性、單調失真屬性、初始串擾、模擬串擾以及同步開關噪聲這六個規則設定。

其中各項規則設定如下：

（1）電氣屬性設定（Electrical Properties）包括下列內容的設定：

Frequency表示網路頻率；Period表示網路週期；Duty cycle表示佔空比；Jitter表示時鐘抖動值；Cycle to measure表示模擬時測量週期；Offset表示補償值；Bit Pattern表示模擬輸出的位格式。

（2）反射屬性設定（Reflection）包括以下內容的設定：

Overshoot表示過沖設定；Noise margin表示噪聲的補償裕量。

（3）失真屬性（Edge Distortions）包括以下內容設定：

Edge Sensitivity表示網路或擴充套件接收端的單調敏感效能；First incident

Switch 表示第一個波形的轉換設定。

（4）初始串擾設定（Estimated Xtalk）包括以下內容設定：

Active window表示網路處於轉換或產生噪聲的視窗；Sensitive window

表示網路處於穩態和易受干擾的狀態視窗；Ignore nets表示計算串擾時可

忽略的網路； Xtalk的max欄表示網路允許最大竄擾值；Peak xtalk的max

欄表示一個干擾網路對受擾網路產生的最大允許串擾。

（5）模擬串擾設定（Simulated Xtalk）包括以下內容設定：

該項內容與初始串擾設定內容相同，用以檢視模擬後的串擾結果，初始串擾

設定則是用以預測串擾結果。

（6）同步開關噪聲設定（SSN）包括以下內容設定：

Max SSN表示最大同步開關噪聲；Power bus name表示電源匯流排名稱；

Ground bus name表示地匯流排名稱；Actual表示實際噪聲；Margin表示噪

聲裕量，若是負值則會產生衝突。

2、選擇時序規則設定（Timing）：

時序設定包括以下兩個工作表設定，Switch/Settle Delays用以設定第一個轉換延時（Min First Switch）和最後的建立延時（Max Final Settle），透過模擬對實際值和約束值進行比較，可得出裕量值；Setup/Hold則用以設定時鐘網路名稱、時鐘週期、時鐘延時和時鐘偏移量，將這些數值進行比較，能夠得出系統是否符合要求。

3、電氣走線規則設定（Routing）：

（1）連線規則設定（Wiring）包括以下內容設定：Topology用以選擇走線拓撲結構，有菊花鏈、星形等結構；Stub length用以設定走線最大短樁長度；Exposed length用以設定表層走線最大長度；Parallel用以設定並行走線的線寬和線距約束；Layer Sets用以設定走線板層。

（2）過孔規則設定（Vias）包括以下內容設定：用以檢查網路過孔數量限制（Via Count）和過孔尺寸是否符合要求（Match Vias）。

（3）阻抗設定（Impedance）包括以下內容設定：Single-line Impedance用以設定目標網路的阻抗和偏差設定，透過計算可以得出阻抗的實際值和裕量，注意疊層和材料的設定必須正確，結果才能準確。

（4）走線最大/最小傳輸延時設定（Min/Max Propagation Delay）包括以下內容設定：Pin Pairs欄有以下三項設定，Longest/Shortest Pin Pair表示將最小延時賦予最短引腳，最大延時約束賦予最長引腳；Longest/Shortest Driver/Receiver表示將最小延時賦予最短驅動/接收端引腳對，最大延時賦予最長驅動/接收端引腳對；All Drivers/All Receivers表示將最大、最小延時約束賦予所有的驅動/接收端引腳對。Prop Delay則用以設定走線最大和最小延時。

（5）走線的最大和最小長度設定（Total Etch Length）：用以設定走線最大和最小長度，並可以顯示實際的曼哈頓比例，可以計算走線的不耦合長度。

（6）差分對走線設定（Differential Pair）包括以下內容設定：Uncoupled length用以設定差分對耦合長度的設定，其中Gather Control設定耦合帶控制，Ignore表示忽略差分對剛從晶片出來時候的不耦合長度，忽略耦合帶，Include表示差分對走線長度包含耦合帶長度；Phase tolerance用以設定差分對相位偏量；Min Line Spacing用以設定差分對的最小線間距；Coupling Parameters用以設定差分對的耦合引數，其中Primary width表示差分對理想線寬，Primary gap表示差分對理想線間距，Neck width用以設定差分對最小線寬，Neck gap表示差分對最小允許線間距，Tolerance表示允許的偏差。

（7）相對延時設定（Relative Propagation Delay）包括以下內容設定：選擇這個選項卡時，設計者可以將多網路設定成匹配群組，對匹配群組則需要設定相對延時。

二、物理規則設定

選擇Physical選項卡，則可以對電路板設計的物理規則進行設定，如下圖所示。

執行Objects/Create/Physical CSet命令可以新建物理規則，然後可以設定走線的物理約束。

其中走線約束與電氣規則中的意思相仿，不再贅述了，然後還有需要設定的：Vias可設定過孔型別，BB Via Stagger用以設定埋/盲孔的過孔間距，Allow用以設定焊盤過孔連線方式。此外，點選網路對應Vias設定欄，在彈出Edit Via List對話方塊，則可以對每個網路進行相應的過孔設定選擇正確的過孔焊盤，如下圖。

三、間距規則設定

電路板上的導線並非完全絕緣的，會受到工作環境的影響，產生不利於PCB正常工作的因素，因此需要規定導線之間的間距。同樣，非導線元件之間要正常工作也需要設定安全距離，間距規則設定介面如下圖。

選擇約束管理器的Spacing選項卡，則可以對系統或網路進行間距規則的設定，執行Objects/Create/Spacing CSet即可新建間距規則。

在間距規則設定中，可以設定走線間距、走線與過孔間距等PCB設計中的各種間距規則。

四、區域規則設定

在電路板設計中，有時一個網路會從寬鬆區域走線至密集區域，這個網路就有可能需要進行區域的區域性規則設定，包括間距規則和物理規則，這樣才能讓走線在某些特殊區域自動轉換走線規則。

區域規則設定的方法如下：

1、在約束管理器中，點選Region選項卡，執行Objects/Create/Region命令建立區域規則，如下圖建立區域規則11所示，並可對新建區域規則進行設定。

2、在PCB設計介面中，執行Shape/Rectangle命令，在Options對話方塊中選擇Constraint Region類和需要區域規則的板層，並將該Shape賦予對應的區域規則這樣網路走線經過該區域時就會自動改變走線規則，有利於密集區域走線。

在Allegro PCB設計中，Cadence自帶的約束管理器集成了各種PCB設計規則，便於規則的設定與管理，有助於設計者更好的進行規則管理設計。只要能正確進行約束管理設定，就能更好的將電路板設計出來。