《集微公開課》第八期筆記：紫光同創詳實解讀FPGA的DDR實操經驗

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4月29日（本週三）上午10點，第八期“集微公開課”邀請到深圳市紫光同創電子有限公司AE技術專家、高階FPGA應用專家黃如尚，帶來了以《FPGA開發應用DDR實戰指南》為主題的精彩演講。

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FPGA

軟硬兼施

在國內FPGA陣營中，深圳市紫光同創電子有限公司可謂是國內FPGA的翹楚。紫光同創系紫光國微下屬公司，專業從事FPGA、CPLD等可程式設計邏輯器件的研發與生產銷售，致力於為客戶提供完善的、具有自主智慧財產權的可程式設計邏輯器件平臺和系統解決方案。

紫光同創註冊資本4億元，總投資超過15億元，是國家高新技術企業，擁有高中低端全系列產品，產品覆蓋通訊、網路安全、工業控制、影片監控、汽車電子、消費電子、資料中心等應用領域。

紫光同創立足中國大陸，總部設在深圳，擁有上海、北京、成都等分公司，公司

人數超過450人、研發人員佔比超過85%，擁有專利近200項、核心專利佔比超過85%。在產品佈局和研發方面處於領先水平。

黃如尚介紹，紫光同創的FPGA產品

主要有三大類

：Compact系列為CPLD產品，主打低成本低功耗；Logos系列FPGA擁有高性價比；高階的Titan系列FPGA是中國第一款自主智慧財產權千萬門級高效能FPGA。

這三大類產品覆蓋了高中低端的市場需求，

廣泛應用於通訊、工業控制、影片監控、汽車電子、消費電子等領域。

除FPGA器件效能之外，配套軟體也至關重要。黃如尚著重說，紫光同創

歷經10多年研發錘鍊，已突破大規模 FPGA 全套軟體的核心研發技術，

提供了全套自主配套的Pango Design Suite開發套件。這一套件集成了從設計輸入、綜合、後端佈局佈線到位流下載的全流程。同時還提供了DebugCore線上除錯工具、後端手動佈局佈線工具、時序分析工具、功耗分析工具以及IP核生成器，包括常用的一些基礎IP如FIFO、PLL、APM等IP和系統級IP如HSST、乙太網、DDR等IP。

PDS軟體具有執行速度快、時序收斂效能較好、操作簡單易用等特點。

探秘DDR工作原理

SDRAM記憶體廣泛應用於現代數字系統中，具有低成本、容量大、訪問速度快等特點。SDRAM的儲存核心為若干個表格式陣列、使用行、列、BANK地址定址。

SDRAM的基本儲存單元非常簡單，僅由一個電容和一個電晶體組成，主要利用電容的電荷儲存能力實現資料的儲存，利用電晶體實現不同儲存單元的選通，具有低成本、容量大等特點。

然而這種簡單的結構卻帶來了諸多使用上的限制，其讀寫操作也變得比較複雜。

DDR SDRAM即雙倍速率同步動態隨機儲存器，簡稱DDR。相對於前代的SDR （Single Date Rate）SDRAM，DDR記憶體在一個時鐘週期內傳輸兩次資料，它能夠在時鐘的上升沿和下降沿各觸發一次資料傳輸，因此稱為雙倍速率同步動態隨機儲存器。

DDR記憶體可以在與SDRAM相同的匯流排頻率下達到更高的資料傳輸率。

對於FPGA的設計而言，

DDR介面作為FPGA一個非常重要的子系統，是大多數FPGA應用工程師所必須掌握的。同時，隨著DDR介面速率的不斷提升，如何實現高可靠性設計成了新的挑戰。

黃如尚指出，歷代DDR SDRAM和前代的SDR SDRAM的架構都基本相同，基本由時鐘電路、命令控制邏輯、儲存陣列、行列地址邏輯、重新整理計數器、I/O電路等主要部分構成。

而DDR記憶體的每一次更新換代，主要都是圍繞提升I/O電路的效能進行。

黃如尚以從SDR SDRAM演進到DDR SDRAM為例，舉例說明了

如何透過引入差分時鐘、2n預取技術、雙向DQS同步以及引入SSTL電平標準等方式，實現從SDR到DDR的跨越式升級。

在介紹了DDR的儲存原理、基本命令術語、訪問流程之後，黃如尚示例了DDR典型的讀寫時序圖。同時他也指出，

不必對DDR複雜的操作時序望而生畏，紫光同創的DDR IP已經幫使用者遮蔽掉了這些複雜的介面命令、操作時序以及讀寫校準過程，面向使用者提供了一個業界標準的AXI介面，使用者只需要掌握AXI介面的應用方法就可以實現記憶體顆粒的訪問。

紫光同創DDR介面方案優勢顯著

提及紫光同創的DDR介面方案，黃如尚介紹說，紫光同創的FPGA提供軟核或硬核DDR控制器IP

，

其中軟核控制器由

DDRC和DDRPHY兩個獨立的部分組成

，DDRC與DDR PHY透過標準的DFI介面連線；支援PHY only模式，使用者可以使用自行定製的DDRC；DDR PHY由底層的專用硬體單元和軟邏輯構成，專用的硬體單元保證了PHY的效能；使用軟核的方式管腳分配更靈活，可以支援多個控制器。

紫光同創的DDR PHY層包含了不少亮點，其包含DQSL、DLL等DDR專用底層單元，可實現DQS GATE、高精度的DQS相位調節等功能。黃如尚在詳細解讀PHY工作流程時

指出，PHY初始化過程中RDCAL_PHASE（讀校準）、WRCAL_PHASE(寫校準)、EYECAL_PHASE（眼圖校準）、UPDATE_PHASE（動態校準）等流程保證了高介面速率下PHY介面工作的可靠性。

在時鐘方面，黃如尚指出，紫光同創的每個I/O BANK包含了一個PPLL，從而可為ISERDES、OSERDES提供高速、低偏斜的I/O時鐘。在寫方向，OSERDES工作在SDR模式，避免了在DDR模式下時鐘佔空比變化造成的影響。在讀方向，一次傳輸週期的上升資料和下降沿資料，分別使用DQS和DQS#的上升沿取樣，同時分別進行取樣校準，避免了DQS佔空比失真的影響。

總結來看，除了PHY的創新電路架構和初始化流程上的可靠性設計保證了高速率和高可靠性得以兼顧之外，黃如尚認為紫光同創的DDR控制器也有一些獨到之處，保證了訪問效率。

一是針對重新整理影響效率的問題，紫光同創的控制器具有較好的重新整理管理演算法，會根據介面流量的變化選擇在空閒的時候進行重新整理而不是機械地按週期重新整理，有利於提升頻寬；二是具有比較優秀的BANK管理演算法，能夠儘可能遮蔽掉行地址頻繁切換所引起的效率損失；三是具有命令排序功能，可以靈活地調整讀寫命令的順序，以消除讀寫頻繁切換帶來的效率損失。

從這些方面來看，紫光同創在效能指標、訪問效率、使用靈活性上有優勢。

對於未來的挑戰，黃如尚指出，

隨著DDR介面速率不斷提升，需要FPGA廠商不斷地提升I/O技術，同時需要在最佳化訪問效率上繼續做文章。對於應用工程師，除了掌握DDR介面的應用方法之外，還建議學習一些訊號完整性方面的知識。

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（校對/Yuna）