配合時鐘訊號，用觸發器的輸出Q來儲存值

從基本RS觸發器到時鐘RS觸發器

上篇文章講述的RS觸發器，實際上是觸發器的基本原理，距離實際使用還是比較遠的。後面我們會逐步討論一些更具有應用性的觸發器，以及邏輯閘電路，知道最後設計出一個小型cpu的架構出來。

在實際應用中，我們通常需要用始終脈衝來控制RS觸發器，而不是一直在觸發器加上某個或高或低的訊號來控制RS觸發器的輸出，

所以，就有了時鐘脈衝控制的RS觸發器，

叫作

時鐘觸發器。

我們先把時鐘RS觸發器與基本RS觸發器比較一下：

時鐘RS觸發器就是在基本RS觸發器的R’，S‘端分別加了一個與非門，

這樣，想出入R‘，直接輸入R就行了，想出入S‘直接輸入S就可以了

然後，在兩個於非門的輸入端，接了時鐘cp訊號。

這種結構就能完成用時鐘訊號來控制觸發器的觸發動作。

我們看一下控制過程：

對於圖4。1。4中，假設現在S=R=0，這時候無論CP訊號處於0或者1，與非門3和與非門4的輸出都是1，這時候對RS觸發器的輸出無影響，不改變Q的輸出值。

現在我們將S 變為1，R 變為0，

若cp訊號為0，則與非門3和與非門4的輸出都是1，這時候不改變RS觸發器輸出端Q的值。

若cp訊號為1，則與非門3輸出為0，與非門4輸出為1 ，Q的值就要被設定為1了。

回顧這個過程，我們將R設定為0，S設定為1後，觸發器沒有觸發，只有等待時鐘訊號為1時，觸發器才觸發，將Q值設定為1。

等Q值設定為1後，我們讓S=R=0，這樣觸發器的輸出狀態Q就保持為1了。

也就是說：一般的，我們讓S=R=0，這時，觸發器Q就保持為某個輸出了。

S=R=0， CP在0，1之間變化，Q值不變

S=R=0， CP在0，1之間變化，Q值不變

S=R=0， CP在0，1之間變化，Q值不變

以上幾幅圖我是想說明：當S=R=0時，CP無輪怎樣變化，Q值不變。

如果我們想讓觸發器輸出Q端為1時，就改變S的值，令 S=1，R仍然為零。等時鐘訊號的高電平來了，Q端就被設定為1了，Q端觸發為1後，我們再將S設定為0，此時，觸發器的輸出Q就保持為1了。 後續時鐘訊號的變化也不會影響Q的值。就好像我們把1儲存在了觸發器的輸出端Q

如果我們想讓觸發器輸出Q端為0時，就改變R的值，令 R=1，S仍然為零。等時鐘訊號的高電平來了，Q端就被設定為0了，Q端觸發為0後，我們再將R設定為0，此時，觸發器的輸出Q就保持為0了。後續時鐘訊號的變化也不會影響Q的值。就好像我們把0儲存在了觸發器的輸出端Q

觸發器在觸發訊號R和S設定以後，透過時鐘訊號觸發的操作，讓我們可以將1或者0儲存在觸發器的輸出端。

觸發器既然可以儲存值了，那麼就可以用來設計儲存器了，當然也可以接著用來設計累加器了，也可以用於計數器等的設計。

不過，我們要耐心把幾種觸發器學完，然後再把出發器可以儲存的功能發揮一下，去設計儲存器，計數器，或者累加器。

觸發器輸出端Q的值，當CP=1這段時間內，都可以受R，S值的影響。這種觸發方式叫做電位觸發。

電位出發這種方式，因為CP=1這段時間持續比較長，在這種比較長的時間內，Q的輸出端都要收到R，S值的影響，R，S值要保持住不能有變化，若有變化，會直接影響Q值，Q的值就不太穩定了，我們稱這種不穩定的現象，叫空翻現象。

為了避免空翻現象，我們對電路進行改進，改進為主從結構的RS觸發器，或者維持阻塞結構，或者邊沿出發結構。

我們下一次的文章就討論：主從RS觸發器。